IBM stellt On-Chip-beschleunigten Prozessor vor
Nutzung von KI in Transaktionen
IBM stellte Details zu seinem Telum-Prozessor vor. Telum mit seiner On-Chip-Beschleunigung für KI ist ein Prozessor, der Anwendenden – basierend auf Deep Learning – die Nutzung von KI-Inferenz innerhalb zeitkritischer Transaktionen erlauben soll. Telum warte im Vergleich zu anderen Server-Prozessoren mit der zehnfachen Rechenleistung pro Core für KI-Aufgaben auf und ermögliche so Fortschritte in der Betrugsbekämpfung, bei Entscheidungen über Kreditvergaben, in der Schadensregulierung und im Finanzhandel.
Telum ist laut IBM so konzipiert, dass sich Anwendungen effizient dort ausführen lassen, wo sich die Daten befinden. Zudem helfe der Prozessor dabei, herkömmliche KI-Ansätze in Unternehmen zu überwinden, die in der Regel erhebliche Speicher- und Datenverschiebungskapazitäten erfordern, um Inferenzen zu verarbeiten. Mit Telum befinde sich der Beschleuniger in unmittelbarer Nähe zu geschäftskritischen Daten und Anwendungen, was bedeutet, dass Unternehmen ein hohes Inferenzvolumen für sensible Echtzeit-Transaktionen durchführen können, ohne auf KI-Lösungen außerhalb der Plattform zurückgreifen zu müssen, was die Leistung beeinträchtigen kann.
Der Chip zeichne sich durch ein zentralisiertes Design aus. Dadurch sollen Anwendende die volle Leistung des KI-Prozessors für KI-spezifische Workloads nutzen können. Das prädestiniert ihn laut IBM-Angaben für Aufgaben im Finanzdienstleistungsbereich, wie etwa Betrugserkennung, Kreditverarbeitung, Clearing, Geschäftsabwicklung, Geldwäschebekämpfung und Risikoanalyse. KI-Algorithmen inklusive Machine Learning und Deep Learning sollen Nutzende in die Lage versetzen, die bestehende Betrugserkennung weiterzuentwickeln, Kreditgenehmigungsprozesse zu beschleunigen, den Kunden-Service und die Rentabilität zu verbessern, vorherzusagen, welche Geschäfte oder Transaktionen fehlschlagen werden, und Lösungen vorzuschlagen, um Abwicklungsprozesse effizienter zu gestalten.
Der Chip enthalte acht Prozessorkerne mit einer tiefen Out-of-Order-Befehls-Pipeline, laufe mit einer Taktfrequenz von mehr als 5 GHz und sei für die Anforderungen heterogener Workloads optimiert. Die neu gestaltete Cache- und Chip-Verbindungsinfrastruktur biete 32 MByte Cache pro Kern und ermögliche den Aufbau von Systemen mit bis zu 256 physischen Kernen. Der Chip enthält laut IBM 22 Milliarden Transistoren und 30 Kilometer an Leiterbahnen verteilt auf 17 Metallschichten.
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